インテル 3D スタック型 CMOS トランジスタは、背面の電力と電力を結合します。背面に直接接触してパフォーマンスとパフォーマンスの向上を実現次世代チップ向けのスケーリング

インテルは、裏面の電力と電力を利用する次世代 3D 積層型 CMOS トランジスタ テクノロジーを実証しています。裏面に直接接触することで、次世代チップのパフォーマンスと拡張性を向上させます。

インテル、ウェーハ上でのシリコントランジスタの大規模な3Dモノリシック統合に成功、裏面電力と裏面電力を活用した3D積層型CMOSトランジスタのデモを実施直接裏面接触

プレス リリース: 本日、インテルは、同社の将来のプロセス ロードマップに向けた豊富なイノベーションのパイプラインを維持する技術的なブレークスルーを発表し、ムーアの法則の継続と進化を強調しました。

2023 年IEEE 国際電子デバイス会議 (IEDM) で、インテルの研究者は 3D 積層型 CMOS (相補型金属酸化膜半導体) トランジスタの進歩を紹介しました。裏面電源および直接裏面コンタクトと組み合わせます。同社はまた、裏面コンタクトなどの裏面電力供給に関する最近の研究開発のブレークスルーのスケーリング・パスについても報告し、シリコン・トランジスタと窒化ガリウム（GaN）トランジスタの大規模な3Dモノリシック統合を初めて実証した。パッケージ上ではなく、300 ミリメートル (mm) のウェーハ。

「私たちがオングストローム時代に入り、4 年後には 5 ノードの先を見据えているため、継続的なイノベーションがこれまで以上に重要になっています。 IEDM 2023 でインテルは、ムーアの法則を推進する研究の進歩を展示し、次世代モバイル コンピューティングのさらなる拡張と効率的な電力供給を可能にする最先端のテクノロジーをもたらす当社の能力を強調します。」